XC6SLX75-2FGG484C מערך שערים לתכנות שדה
♠ תיאור המוצר
| תכונת מוצר | ערך תכונה |
| יַצרָן: | Xilinx |
| קטגוריית מוצר: | FPGA - מערך שערים לתכנות שדה |
| RoHS: | פרטים |
| סִדרָה: | XC6SLX75 |
| מספר אלמנטים לוגיים: | 74637 LE |
| מספר קלט/פלט: | 280 I/O |
| מתח אספקה - מינימום: | 1.14 וולט |
| מתח אספקה - מקסימום: | 1.26 וולט |
| טמפרטורת עבודה מינימלית: | 0 C |
| טמפרטורת עבודה מקסימלית: | + 85 C |
| קצב נתונים: | - |
| מספר משדרים: | - |
| סגנון הרכבה: | SMD/SMT |
| חבילה / מארז: | FCBGA-484 |
| מותג: | Xilinx |
| זיכרון RAM מבוזר: | 692 קביט |
| RAM בלוק משובץ - EBR: | 3096 קביט |
| תדירות פעולה מקסימלית: | 1080 מגה-הרץ |
| רגיש ללחות: | כן |
| מספר בלוקים של מערך לוגי - LABs: | 5831 LAB |
| מתח אספקת הפעלה: | 1.2 וולט |
| סוג המוצר: | FPGA - מערך שערים לתכנות שדה |
| כמות מארז במפעל: | 1 |
| קטגוריית משנה: | ICs לוגיים ניתנים לתכנות |
| שם מסחרי: | ספרטני |
| משקל יחידה: | 1.662748 אונקיות |
♠ ספרטן-6 סקירה משפחתית
משפחת Spartan®-6 מספקת יכולות אינטגרציה מובילות של מערכות עם העלות הכוללת הנמוכה ביותר עבור יישומים בנפח גבוה.המשפחה בת 13 חברים מספקת צפיפות מורחבת הנעה בין 3,840 ל-147,443 תאים לוגיים, עם מחצית מצריכת החשמל של משפחות ספרטניות קודמות, וקישוריות מהירה ומקיפה יותר.בנויה על טכנולוגיית תהליך נחושת בוגרת של 45 ננומטר בהספק נמוך המספקת את האיזון האופטימלי בין עלות, כוח וביצועים, משפחת Spartan-6 מציעה לוגיקה חדשה, יעילה יותר, לוגיקה של 6 כניסות לבדיקת טבלת חיפוש (LUT). מבחר עשיר של בלוקים מובנים ברמת המערכת.אלה כוללים זיכרון RAM בלוק של 18 Kb (2 x 9 Kb), פרוסות DSP48A1 מהדור השני, בקרי זיכרון SDRAM, בלוקים משופרים לניהול שעון במצב מעורב, טכנולוגיית SelectIO™, בלוקי מקלט משדר טוריים במהירות גבוהה, בלוקים תואמים ל-PCI Express®, מתקדמים מצבי ניהול צריכת חשמל ברמת המערכת, זיהוי אוטומטי של אפשרויות תצורה ואבטחת IP משופרת עם הגנת AES ו-DNA של התקן.
תכונות אלו מספקות חלופה ניתנת לתכנות בעלות נמוכה למוצרי ASIC מותאמים אישית עם קלות שימוש חסרת תקדים.Spartan-6 FPGAs מציעים את הפתרון הטוב ביותר עבור עיצובי לוגיקה בנפח גבוה, עיצובי DSP מוכווני צרכן ויישומים משובצים רגישים לעלות.Spartan-6 FPGAs הם בסיס הסיליקון הניתן לתכנות עבור פלטפורמות עיצוב ממוקדות המספקות רכיבי תוכנה וחומרה משולבים המאפשרים למעצבים להתמקד בחדשנות ברגע שמחזור הפיתוח שלהם מתחיל.
• משפחת ספרטן-6:
- Spartan-6 LX FPGA: מותאם להיגיון
- Spartan-6 LXT FPGA: קישוריות טורית במהירות גבוהה
• עוצב עבור עלות נמוכה
- מספר בלוקים משולבים יעילים
- בחירה אופטימלית של תקני I/O
- רפידות מדורגות
- אריזות פלסטיק בעלות נפח גבוה
• הספק סטטי ודינאמי נמוך
- תהליך 45 ננומטר מותאם לעלות והספק נמוך
- מצב כיבוי למצב שינה לאפס הספק
- מצב השעיה שומר על מצב ותצורה עם התעוררות מרובה פינים, שיפור שליטה
- מתח ליבה 1.0V בהספק נמוך יותר (LX FPGAs, -1L בלבד)
- מתח ליבה של 1.2V עם ביצועים גבוהים (בדרגות מהירות של -2, -3 ו-3N LX ו-LXT FPGAs)
• בנקאי ממשק SelectIO™ מרובים מתח ורב-סטנדרטיים
- עד 1,080 Mb/s קצב העברת נתונים לכל I/O דיפרנציאלי
- כונן פלט לבחירה, עד 24 mA לכל פין
- תקנים ופרוטוקולים של 3.3V עד 1.2VI/O
- ממשקי זיכרון HSTL ו-SSTL בעלות נמוכה
- תאימות להחלפה חמה
- קצבי קלט/פלט מתכווננים לשיפור שלמות האות
• משדרים טוריים GTP במהירות גבוהה ב-LXT FPGAs
- עד 3.2 Gb/s
- ממשקים מהירים הכוללים: ATA Serial, Aurora, 1G Ethernet, PCI Express, OBSAI, CPRI, EPON, GPON, DisplayPort ו-XAUI
• בלוק נקודת קצה משולב עבור עיצובי PCI Express (LXT)
• תמיכת טכנולוגיית PCI® בעלות נמוכה התואמת למפרט 33 מגה-הרץ, 32 ו-64 סיביות.
• פרוסות DSP48A1 יעילות
- אריתמטיקה ועיבוד אותות בביצועים גבוהים
- מכפיל מהיר של 18 על 18 ומצבר של 48 סיביות
- יכולת צנרת ומדורגת
- הוספה מראש כדי לסייע ביישומי סינון
• בלוקים משולבים של בקר זיכרון
- תמיכה ב-DDR, DDR2, DDR3 ו-LPDDR
- קצבי נתונים של עד 800 Mb/s (12.8 Gb/s רוחב פס שיא)
- מבנה אפיק מרובה יציאות עם FIFO עצמאי להפחתת בעיות תזמון התכנון
• משאבי לוגיקה בשפע עם יכולת לוגית מוגברת
- אוגר משמרות אופציונלי או תמיכה בזיכרון RAM מבוזר
- LUTs יעילים עם 6 כניסות משפרים את הביצועים ומצמצמים את הספק
- LUT עם כפכפים כפולים ליישומים ממוקדי צינור
• חסימת זיכרון RAM עם מגוון רחב של גרנולריות
- זיכרון RAM בלוק מהיר עם הפעלת כתיבה של בתים
- בלוקים של 18 Kb שניתן לתכנת כשני זיכרון RAM עצמאיים של בלוק 9 Kb
• אריח ניהול שעון (CMT) לביצועים משופרים
- רעש נמוך, שעון גמיש
- מנהלי שעון דיגיטליים (DCM) מבטלים את הטיית השעון ועיוות מחזור העבודה
- לולאות נעולות שלב (PLLs) עבור שעון ריצוד נמוך
- סינתזת תדרים עם כפל, חלוקה והסטת פאזה בו-זמנית
- שש עשרה רשתות שעונים גלובליות עם הטיה נמוכה
• תצורה פשוטה, תומך בתקנים בעלות נמוכה
- תצורת זיהוי אוטומטי של 2 פינים
- תמיכת SPI רחבה של צד שלישי (עד x4) ו- NOR flash
- תכונה עשירה של פלאש פלטפורמת Xilinx עם JTAG
- תמיכת MultiBoot לשדרוג מרחוק עם זרמי סיביות מרובים, תוך שימוש בהגנה על כלב שמירה
• אבטחה משופרת להגנה על עיצוב
- מזהה DNA ייחודי של התקן לאימות עיצוב
- הצפנת זרם סיביות AES במכשירים הגדולים יותר
• עיבוד מוטבע מהיר יותר עם מעבד רך MicroBlaze™ משופר בעלות נמוכה
• עיצובי IP והתייחסות מובילים בתעשייה
